在人工智能、高性能计算等领域对数据处理能力需求呈指数级增长的当下，芯片间的数据传输带宽与存储密度已成为制约系统性能的关键瓶颈。近日，由国内外多家科研机构联合组成的攻关团队宣布，成功研发出一种全新的芯片堆叠工艺，可将高带宽存储器（HBM）的集成密度提升至现有水平的四倍。这一突破性成果发表在最新一期《自然·电子学》杂志上，被业界视为有望重塑下一代半导体封装格局的关键技术。

突破传统堆叠瓶颈

高带宽存储器是目前高性能计算、图形处理器和人工智能加速器中不可或缺的核心组件。传统HBM采用硅通孔（TSV）和微凸点技术实现多层DRAM芯片的垂直堆叠，并通过中介层与逻辑芯片连接。然而，这一架构正遭遇日益严重的物理极限：随着堆叠层数增加，硅通孔带来的信号延迟、热管理难度以及制造良率问题愈发突出；同时，微凸点间距的缩小面临光刻精度的瓶颈，导致集成密度难以进一步提升。

此次研发的新工艺名为“三维异构纳米桥接堆叠技术”（3D-Heterogeneous Nano-Bridge Stacking，简称3D-HNBS）。研究团队负责人、中国科学院微电子研究所李宏教授介绍，新工艺的核心在于摒弃了传统硅通孔与微凸点，转而采用一种“原子级直接键合”与“纳米级垂直互连”相结合的方案。通过在一层芯片表面制备出直径仅为50纳米的铜柱阵列，再对上下芯片进行精准对齐、低温加压键合，实现了芯片间的直接电气连接，省去了硅通孔所需的额外打孔工序。“这就像用无数根纳米级‘桥梁’将存储器芯片和逻辑芯片紧紧连接，信号路径缩短了十倍以上，同时电阻和寄生电容大幅降低。”李宏说。

集成密度翻两番：技术细节与实测数据

根据论文披露的测试结果，采用3D-HNBS工艺制造的实验芯片，在相同投影面积内实现了四倍于现有HBM3标准的数据存储密度。具体而言，单颗封装体最多可堆叠16层DRAM芯片，总容量达到64GB，而厚度仅增加不到0.3毫米。此外，由于互连间距缩小至50纳米级，每层芯片之间可提供超过2000个独立数据通道，整体I/O带宽密度较现有技术提升约4.5倍。

这一成就带来的效益是显著的。在带宽方面，实验芯片的数据传输速率达到每引脚8 Gbps，总带宽突破10 TB/s，是当前最高性能HBM3的2.5倍。在能效方面，由于互连电阻降低，信号驱动能耗下降约60%，使得整体封装功耗在同等算力下降低35%以上。此外，新工艺采用低温键合（低于200℃），避免了高温对存储器芯片性能的损害，提高了制造良率。

产业化前景：或加速下一代AI芯片落地

目前，全球HBM市场主要由三星、SK海力士和美光三家厂商主导，最新HBM3E产品已实现36 GB容量和1.6 TB/s带宽。但业界普遍认为，到2025年下半年，随着GPT-4、Sora等大模型对显存带宽需求突破5 TB/s，现有HBM技术将难以支撑。新工艺带来的四倍密度提升，恰好迎合了这一窗口期。

业内分析人士指出，3D-HNBS工艺不仅适用于DRAM堆叠，还可推广至处理器与存储器异质集成、传感器与处理器三维集成等场景。研究团队已与国内多家半导体封装代工厂达成合作，计划在18个月内完成试产线的工艺验证。李宏表示：“我们正在与产业链伙伴协作，目标是让这项技术在2026年前实现商业化量产，届时有望将AI训练集群的带宽瓶颈彻底打破。”

不过，也有技术专家提出，新工艺对晶圆表面平整度和洁净度要求极高，大规模量产时的良率控制将是关键挑战。此外，纳米铜柱互连的长期可靠性还需更多老化测试。

从实验室走向产线，从论文走进现实，这项芯片堆叠新工艺正如同一把钥匙，有望为后摩尔时代的半导体集成开启一扇新的大门。面对AI大模型和超算不断增长的“胃口”，四倍密度的突破，或许只是新一轮技术竞赛的起跑线。