在VHDL硬件描述语言的学习与工程实践中，WHEN关键字常被用于并发信号赋值语句，如with ... select或... when ... else ...结构，以简洁优雅的方式描述组合逻辑。然而，当开发者试图在进程（process）内部直接使用WHEN关键字时，往往会遭遇编译错误或意想不到的仿真行为。这一现象引发了大量讨论：WHEN到底能否在进程内实现组合逻辑？正确的替代方案是什么？本文将从语法标准、综合实现与工程实践三个维度进行深度解读。

一、WHEN关键字的“合法领地”

在VHDL标准（IEEE 1076）中，WHEN关键字被严格限定在并发信号赋值语句中使用。典型示例包括：

y <= a when sel = '0' else b;
-- 或
with sel select
  y <= a when '0',
       b when '1';

这些语句位于架构体（architecture）中，不依赖于进程。综合工具会将其转化为等效的组合逻辑电路。这种写法直观且易于维护，尤其适合优先级编码器、多路选择器等场景。

二、进程内的组合逻辑：if与case的统治地位

进程是VHDL中描述时序逻辑和组合逻辑的核心结构。对于组合逻辑，开发者通常使用顺序语句，如if、case以及变量赋值。例如：

process(a, b, sel)
begin
  if sel = '0' then
    y <= a;
  else
    y <= b;
  end if;
end process;

这与WHEN的并发赋值在功能上等价，但写法不同。关键区别在于：进程中的信号赋值默认具有“最后赋值生效”规则，而并发赋值则基于事件驱动。因此，当开发者试图在进程内写入y <= a when sel = '0' else b;时，VHDL编译器会报告语法错误——WHEN不能被用于顺序语句上下文。

三、为什么有人想在进程内用WHEN？

尽管语法不允许，仍有不少工程师提出疑问。常见场景包括：

  • 代码迁移：从并发赋值区域复制代码到进程时忘记调整结构。
  • 习惯误解：部分语言（如SystemVerilog）允许在always块内使用条件运算符，VHDL初学者容易混淆。
  • 追求简洁：WHEN表达式在一行内完成多项条件判断，比嵌套if或case更具可读性。

例如，以下并发赋值非常简洁：

result <= '0' when enable = '0' else
          a when opcode = "00" else
          b when opcode = "01" else
          c when opcode = "10" else
          'Z';

若强行放入进程，只能改为case或if-elsif结构，代码量可能增加。

四、替代方案与最佳实践

实际上，进程内部完全没必要使用WHEN。VHDL提供了功能完全覆盖的顺序语句：

  1. if-elsif-else：实现优先级编码，适合条件链。
  2. case：实现多路选择，适合互斥情况。
  3. 变量（variable）结合if：用于中间计算，提升仿真性能。

此外，VHDL-2008标准引入了顺序的when-else构造（即?? when ? else ?操作符），但该语法仍处于有限支持状态，且主流综合工具（如Vivado、Quartus）并未全面采纳。因此，工程实践中坚持使用传统if/case仍是稳妥之选。

五、专家建议：理解本质，避免“语法梗”

资深FPGA工程师王工指出：“WHEN在进程内的不可用性，根源在于VHDL对并发性与顺序性的严格区分。试图打破这一界限，不仅会导致综合失败，还可能引入仿真与综合不一致的隐患。” 他建议开发者从硬件思维出发：并发赋值对应的是独立的组合逻辑块，而进程则是用户定义的计算序列。当需要组合逻辑时，若逻辑简单且不与其他进程共享敏感信号，优先使用并发WHEN；若需复杂的中间变量或条件分支，则使用进程。

六、行业趋势与展望

随着硬件描述语言向更高抽象层次演进，如HLS（高层次综合）和Chisel等领域的兴起，VHDL的传统语法细节逐渐被封装。但对于底层开发，尤其是高速接口和时序关键模块，精确控制综合行为的语言特性仍不可或缺。未来，VHDL标准可能会进一步放宽进程内顺序语句的表现力，但短期内，开发者仍需扎实掌握WHEN的“正确用法”。

结语

WHEN关键字是VHDL描述组合逻辑的利器，但它只能在并发区域内起舞。进程内的组合逻辑请使用if/case，这是VHDL语法设计的一部分，也是保证仿真与综合一致性的基石。理解这一点，将帮助工程师避免低级错误，写出更健硕的RTL代码。