随着人工智能大模型对算力和内存带宽的需求呈指数级增长，高带宽内存（HBM）已成为AI加速器的核心组件。然而，HBM高昂的成本和复杂的封装工艺，正成为制约AI硬件普及的瓶颈。近日，一项由英特尔提交的专利技术被曝光，提出了一种名为“XBM”（Cross-Bar Memory，交叉开关内存）的新型内存架构，旨在绕开传统HBM必需的硅中介层（Silicon Interposer），从而大幅降低AI系统内存成本，引发业界广泛关注。

HBM的痛点：硅中介层带来的成本与良率挑战

在传统HBM方案中，多个DRAM Die通过硅通孔（TSV）垂直堆叠，再借助硅中介层与GPU或CPU进行高带宽互联。硅中介层作为高密度互连的基板，能够实现数千个微凸点（Microbumps）的精确对准，但其制造过程复杂、成本高昂，且晶圆级封装良率控制难度大。据行业分析，目前HBM3单颗内存的成本中，封装与测试环节占比超过30%，其中硅中介层和微凸点工艺是主要成本来源。随着HBM堆叠层数增加（如HBM4将引入16层堆叠），内存控制器的面积和功耗也随之攀升，进一步抬高了整体系统门槛。

XBM架构：用新型互连结构替代硅中介层

英特尔的专利（申请号US2025/XXXXX）描述了一种称为“交叉开关内存架构”的方案，其核心在于用“无中介层互连结构”（Interposer-Free Interconnect Structure）替代传统硅中介层。具体而言，XBM将多个DRAM Die直接通过“桥接式微型硅桥”（Bridge Micro-Silicon Bridge）或“嵌入式多芯片互连桥”（EMIB，Embedded Multi-die Interconnect Bridge）进行连接，而非依赖整片大型硅中介层。

这种架构的关键创新点包括：

  1. 分布式桥接互连：每个内存堆叠单元之间采用独立的小型硅桥（类似英特尔已在FPGA中应用的EMIB技术），只在局部实现高密度互连，避免了大面积硅中介层的制造成本和翘曲问题。

  2. 三维堆叠与横向互联分离：DRAM Die依然采用TSV垂直堆叠，但Die之间的横向通信不再通过硅中介层中的全局布线，而是通过每个堆叠底部的微型桥接层完成。这一设计允许内存控制器与DRAM堆叠之间通过更短、更细的互连路径传输数据，实现更低的延迟和功耗。

  3. 模块化扩展：XBM架构支持以“内存片”（Memory Tile）为单位进行拼接，每个Tile包含4-8层DRAM堆叠加上一个桥接层。系统可根据AI工作负载需求，灵活配置Tile数量，从4组到32组不等，而无需重新设计封装。

成本与性能优势：预计降低30%以上封装成本

英特尔在专利中声称，XBM架构可显著降低内存子系统的成本。由于取消了大型硅中介层，制造过程中的光刻掩膜版尺寸缩小，晶圆利用率大幅提升。同时，只需在特定区域进行精确凸点键合，整体键合良率可突破99.5%。根据初步测算，采用XBM架构的HBM替代方案，其封装成本有望比传统HBM降低30%-40%，而带宽密度则可维持在同等水平（每引脚传输速率达8-12 Gbps）。

在性能方面，XBM通过缩短互连距离，将数据从DRAM到逻辑芯片的延迟降低了约15%，这对于需要频繁访问大模型参数矩阵的AI推理和训练场景尤为有利。此外，由于取消了硅中介层内的全局电源分配网络，XBM架构的电源完整性更容易优化，每比特传输功耗可降低约20%。

产业影响：英特尔的AI硬件差异化战略

当前，英伟达与AMD的高端AI加速器普遍采用HBM3E或HBM4，且通过台积电CoWoS等先进封装工艺实现。英特尔该专利的曝光，表明其试图在AI内存子系统上走出一条低成本、高灵活性的道路。如果XBM成功商用量产，有望降低AI服务器整机成本，使中小型企业也能部署大参数AI模型，从而打破高端AI硬件被少数厂商垄断的局面。

不过，专利技术从曝光到落地仍需多年验证。XBM架构要求DRAM供应商（如三星、SK海力士、美光）配合调整Die设计和封装工艺，而桥接层的制造精度也需进一步测试。此外，现有的AI软件栈（如CUDA、ROCm）对HBM的优化已经非常成熟，XBM是否需要专门的驱动程序适配仍是未知数。

展望：AI内存的“降本增效”竞赛

随着生成式AI从云端向边缘侧渗透，内存成本的下降将成为推动行业发展的关键动力。英特尔的XBM架构是否会在未来转化为具体的产品，如Granite Rapids或Falcon Shores加速器中的内存子系统，目前尚不明朗。但可以预见，业界对于“去中介层化”内存方案的探索才刚刚开始。无论是台积电的InFO-LSI、三星的X-Cube，还是英特尔的EMIB演进，最终目标都是让AI系统更高效、更经济。而XBM的出现，无疑为这场竞赛增添了一个新的变量。